流水线ADC传给下一级的，是转换后的残差信号

流水线模数转换器并不是把同一个输入交给若干级重复抄录。ADI《Analog to Digital Conversion》第20.6节描述的关键，是前级先形成一部分数字结果，再把剩余差值传给后级。对阅读模拟芯片架构资料的人，弄清级间传递的对象，比只记住“多级转换”更有帮助。

原文把转换分为两级或更多级。每一级包含采样保持电路、一个若干位的闪速ADC和一个DAC。模拟信号进入第一级后，先被采样保持，再由闪速ADC转换成数字码。第一级产生的码代表最终输出中的最高有效位部分，因此它已经贡献了结果，却还没有完成整个转换。

这份数字码随后还有另一条去向：送入本级DAC，重新变成模拟信号。重建信号与最初采样的模拟输入相减，所得差值称为残差。残差经过放大后进入下一级，下一级再重复上述过程。这里先出现数字码，继而又回到模拟量，目的不是撤销已经取得的编码，而是形成供后级继续处理的差值。

由此可把本级的两个作用连起来理解：数字码保存本级已经表示的部分，残差保留还要继续处理的部分。这是对来源流程的解释，并没有假定某款芯片的具体电路。若把级间信号笼统写成“上一段输出”，就会遗漏数字结果与模拟残差各自承担的角色，也难以理解本级为何同时具有ADC与DAC。

级数与每级分辨率共同影响这条转换链。教学文字说明，理论上整体分辨率可看作各级闪速ADC分辨率之和；实际还需要额外的重叠位用于纠错。所以，不能从若干级的标称位数直接拼出实际输出位数，并把这种简单相加当成完整器件规格。原文给出了理论关系，也明确保留了实际修正。

时间描述同样有两层。该节写到，流水线总吞吐可以达到每个周期完成一次转换，但流水线延迟与级数相对应。前者回答结果按怎样的节奏连续出现，后者回答一个样本经过转换链需要等待多久。连续有结果，并不等于刚取得的那个样本已经立即出现在输出端；这两种描述可以同时成立。

本篇依据页面所示2021年批准版本的架构文字，不把版本批准日期当成首次发表日，也不依据示意图补充未经核验的连接。残差怎样形成、怎样继续传递，以及结果节奏与样本延迟怎样分开，构成这里的完整阅读线索；具体时钟、精度与系统使用条件并未据此推算。